Biblioteke napisane u SystemVerilog u

cheshire

Minimalni 64-bitni RISC-V SoC koji podržava Linux i izgrađen oko CVA6 (putem pulp-platforme).
  • 44
  • GNU General Public License v3.0

C128_MiSTer

  • 35

wd65c02

Ciklusna točna FPGA implementacija raznih 6502 CPU varijanti.
  • 23
  • GNU General Public License v3.0 only

verilog-ext

Verilog proširenja za Emacs.
  • 23
  • GNU General Public License v3.0 only

DDR4_controller

  • 22
  • Apache License 2.0

mil1553-spi

MIL-STD-1553 <->SPI most.
  • 21
  • MIT

cortex-m0-soft-microcontroller

Implementacija soft mikrokontrolera ARM Cortex-M0.
  • 18
  • MIT

Tiny_But_Mighty_I2C_Master_Verilog

I2C Master Verilog modul.
  • 16
  • GNU General Public License v3.0 only

FPGA-Video-Processing

Obrada videa u stvarnom vremenu s Gaussovim + Sobelovim filtrima koji ciljaju na Artix-7 FPGA.
  • 15

dnn-engine

AXI-Stream Universal DNN Engine s novim protokom podataka koji omogućuje 70,7 Gops/mm2 na TSMC 65nm GP za 8-bitni VGG16.
  • 15

SVA-AXI4-FVIP

YosysHQ SVA AXI svojstva.
  • 14
  • ISC

libsv

Open source, parametrizirana SystemVerilog digitalna hardverska IP biblioteka.
  • 13
  • MIT

ndk-app-minimal

Minimalna aplikacija temeljena na Network Development Kit (NDK) za FPGA kartice.
  • 13
  • BSD 3-clause "New" or "Revised"

clic

RISC-V brzi kontroler prekida (preko pulp-platforme).
  • 11
  • Apache License 2.0

rggen-sv-rtl

Uobičajeni SystemVerilog RTL moduli za RgGen.
  • 9
  • MIT

mips_cpu

32-bitni MIPS s jednim ciklusom.
  • 9

hardcloud

FPGA kao OpenMP rasterećeni uređaj..
  • 9
  • Apache License 2.0

risc-v-single-cycle

Risc-V 32-bitni CPU s jednim ciklusom.
  • 8

rp32

RISC-V procesor s CPI=1 (svaka pojedinačna instrukcija se izvodi u jednom taktu)..
  • 6
  • Apache License 2.0

simple10GbaseR

FPGA niske latencije 10GBASE-R PCS.
  • 4
  • MIT

Arithmetic-Circuits

Ovo spremište sadrži različite module koji izvršavaju aritmetičke operacije. (autor GabbedT).
  • 2
  • MIT

v_fplib

Knjižnica Verilog FPU.
  • 1
  • GNU General Public License v3.0

picoMIPS

picoMIPS procesor radi afinu transformaciju.
  • 1
  • MIT

RV32-Apogeo

RISC-V 32-bitni, 7-stupanjski, izvan reda, spekulativni procesor za jedno izdanje. Jezgra implementira B, C i M proširenja. I i D cache su dostupni..
  • 1
  • MIT

risc-v_pipelined_cpu

RISC-V CPU s 5-stupanjskim cjevovodom, napisan u SystemVerilogu.
  • 0

FPGAprojects

Verilog kodovi za FPGA projekte koje sam napravio 2019., uključujući MIPS CPU s 5 faza.
  • 0

TCB

Čvrsto povezana sabirnica, niska složenost, sistemska sabirnica visokih performansi..
  • 0
  • Apache License 2.0

basys3_fpga_sandbox

Učenje osnova Systemverilog-a, testbench-a i još mnogo toga..
  • 0

osdr-q10

Orion datoteke dizajna sidra, firmware i FPGA kod..
  • 0